Open to opportunities

nadjib guiddir

@nadjibguiddir

Message

Ingénieur en électronique embarquée spécialisé en conception FPGA et optimisation de processeurs.

France

Message

What I'm looking for

Je recherche un poste en conception matérielle/FPGA ou SoC où je peux concevoir IPs performantes, optimiser processeurs et travailler avec équipes système pour des produits embarqués.

Je suis ingénieur en électronique embarquée avec une expertise en conception numérique, optimisation de processeurs et développement sur FPGA et SoC Zynq.

Durant mon Master 2 à l'Université de Lorraine, j'ai implémenté une solution DMA Scatter-Gather (AXI4), conçu des IPs AXI-Stream/AXI-Lite et développé une IP de machine d'Ising en Verilog et Vitis HLS, validant aussi un solveur TSP en C++.

J'ai réalisé des stages pratiques en systèmes d'assistance à l'atterrissage et en diagnostic moteur embarqué, et participé à des projets RISC-V, optimisation de cœurs CV32A6 et sauvegarde de contexte matériel sur FPGA.

Je suis motivé par la conception matérielle performante et l'intégration système embarqué, combinant compétences en VHDL/SystemVerilog, outils FPGA (Vivado, Quartus) et programmation en C/C++/Python pour délivrer solutions robustes et optimisées.

Experience

Work history, roles, and key accomplishments

Embedded Systems Engineer

Institut Jean Lamour

Jan 2025 - Present (9 months)

Implemented an AXI4 Scatter-Gather DMA on a Zynq SoC and developed Verilog/Vitis HLS IPs including a pseudo-annealing Ising machine, validating TSP (10 cities) via a C++ simulator to accelerate hardware-accelerated optimization.

FPGA Verilog DMA C++

Embedded Systems Intern

Établissement National de la Navigation Aérienne

Jan 2022 - Present (3 years 9 months)

Performed analysis and modeling of landing assistance systems (ILS, VOR, radar) to inform system-level performance and reliability assessments for navigation aids.

VOR RADAR Documentation

Automotive Electronics Intern

Mercedes Benz

Jan 2021 - Present (4 years 9 months)

Studied engine control unit architecture, performed onboard diagnostics and sensor optimization to improve signal reliability and diagnostic coverage.

ECU Analysis C++

Education

Degrees, certifications, and relevant coursework

Université de Lorraine

Master 2, Électronique Embarquée

2024 - 2025

Activities and societies: Stage de Master 2 — Institut Jean Lamour: implementation of DMA Scatter-Gather (AXI4), AXI-Stream/AXI-Lite test IPs, Ising machine IP in Verilog and Vitis HLS; TSP validation in C++.

Master 2 en Électronique Embarquée with specialization in embedded systems, digital design and FPGA optimization; final internship on SoC Zynq including DMA and Ising machine IP development.

Université de Lorraine

Master 1, Électronique Embarquée

2023 - 2024

Activities and societies: Coursework and projects preparing for Master 2 specialization in embedded systems; internships and hands-on FPGA work.

Master 1 en Électronique Embarquée focused on embedded systems and digital design coursework and practical projects.

Université M'hamed Bougara de Boumerdès

Master 2, Électronique

2021 - 2023

Activities and societies: Stage de Master 2 — Établissement National de la Navigation Aérienne: analysis and modelling of landing assistance systems (ILS, VOR, radar).

Master 2 en Électronique covering advanced electronics topics and practical system analysis.